module sub_4b (iB,iP,iQ,oB,oD);
input iB;
input[3:0] iP,iQ;
output oB;
output[3:0] oD;
wire oB;
wire[3:0] oD;
wire[2:0] tB;
sub_1b bit0 (iB,iP[0],iQ[0],tB[0],oD[0]);
sub_1b bit1 (tB[0],iP[1],iQ[1],tB[1],oD[1]);
sub_1b bit2 (tB[1],iP[2],iQ[2],tB[2],oD[2]);
sub_1b bit3 (tB[2],iP[3],iQ[3],oB,oD[3]);
endmodule